Pianificazione dei circuiti quantistici consapevole della fedeltà in sistemi multi-QPU

Abstract degli autori

Le piattaforme di calcolo ad alte prestazioni e calcolo quantistico (HPCQC) mettono a disposizione più unità di elaborazione quantistica (QPU), che possono differire per dimensioni, topologia, gate nativi e caratteristiche del rumore. Nei dispositivi rumorosi attuali, gli errori si accumulano rapidamente lungo i circuiti compilati; ridurli, ovvero massimizzare la fedeltà di esecuzione dei circuiti, è essenziale per ottenere risultati affidabili. La fedeltà dipende dalla compilazione su uno specifico dispositivo bersaglio: lo stesso circuito di alto livello può generare eseguibili diversi e, di conseguenza, fedeltà attese diverse sulle varie QPU. Presentiamo un framework di pianificazione a basso overhead, consapevole della fedeltà, per sistemi multi-QPU, basato su una rete neurale a grafo (GNN) che stima, prima della compilazione, la fedeltà attesa di ciascun circuito su ogni QPU disponibile. Uno scheduler regolabile utilizza quindi queste stime per controllare il compromesso tra fedeltà di esecuzione e parallelismo. I risultati mostrano che questo framework consente di approssimare un’assegnazione esaustiva basata sulla fedeltà, risparmiando risorse di calcolo rispetto a un approccio a forza bruta che compila ciascun circuito su ogni dispositivo.