Esecuzione parallela dei circuiti per una computazione quantistica scalabile

Abstract degli autori

I processori quantistici odierni hanno da decine a centinaia di qubit fisici, ma l’esecuzione affidabile di circuiti arbitrari resta limitata a meno di 30 qubit entangled nelle diverse piattaforme hardware. Sulla base di lavori precedenti, presentiamo un metodo che tiene conto degli errori e della topologia per mappare più circuiti indipendenti su regioni disgiunte di un singolo QPU di grandi dimensioni, così da eseguire i circuiti in parallelo. Per applicazioni con molti circuiti di dimensioni simili, come la stima di osservabili per la simulazione di Hamiltoniane, questo approccio può ridurre il tempo fatturato per l’esecuzione sul QPU; lo speedup ideale è proporzionale al numero di partizioni utilizzabili. Dimostriamo l’approccio sul processore ibm_boston da 156 qubit di IBM, utilizzando il benchmark standard QED-C e carichi di lavoro per la stima di osservabili basati su Hamiltoniane. Rispetto all’esecuzione sequenziale standard, quella parallela riduce il tempo fatturato di esecuzione di 3,5–5,5×, mantenendo l’83–92% della fedeltà dell’esecuzione sequenziale. Valutiamo inoltre la scalabilità dell’esecuzione parallela dei circuiti tramite simulazione classica accelerata da GPU, distribuendo i circuiti di misura sulle GPU attraverso MPI. Usando CUDA-Q sul sistema Perlmutter di NERSC, raggiungiamo uno speedup fino a 13,8× su 16 GPU (efficienza parallela dell’86%) per una simulazione della struttura elettronica di H2; la scalabilità è stata valutata su più Hamiltoniane e numeri di circuiti. Questi risultati forniscono un’indicazione del limite massimo di prestazioni a cui potrebbe arrivare, in futuro, l’esecuzione parallela sull’hardware quantistico. Entrambe le modalità di esecuzione sono implementate come opzione di runtime nella suite QED-C Application-Oriented Benchmark. Nel complesso, i risultati mostrano che il parallelismo a livello di circuito può ridurre i costi di esecuzione sull’hardware quantistico attuale e i tempi di simulazione sui cluster di GPU, con la possibilità di ottenere vantaggi maggiori all’aumentare della qualità dei dispositivi e del numero di qubit.