Router quantistico riconfigurabile basato su bus per processori superconduttori modulari

Abstract degli autori

Per scalare i processori quantistici superconduttori servono interconnessioni che offrano sia connettività non locale sia operazioni di entanglement parallele. Sebbene gli attuali router quantistici offrano una connettività maggiore rispetto alle topologie con soli collegamenti tra vicini, il supporto per gate a due qubit paralleli e indirizzabili in modo indipendente resta fondamentalmente limitato, imponendo elevati costi di compilazione che costituiscono un collo di bottiglia critico. Qui presentiamo un router quantistico riconfigurabile basato su bus, che consente gate controllati-$Z$ (CZ) paralleli per processori superconduttori modulari. Realizzato con una rete SQUID sintonizzabile tramite flusso, il router collega selettivamente i qubit di interfaccia a due bus condivisi, consentendo all’interferenza distruttiva di sopprimere le interazioni inattive e supportando al contempo due gate CZ disgiunti in parallelo. Le simulazioni hamiltoniane dell’intero sistema restituiscono infedeltà dei gate paralleli comprese tra $7.9\times10^{-4}$ e $1.8\times10^{-3}$ nelle condizioni operative considerate, mentre un’analisi del sistema aperto individua i requisiti di coerenza necessari per un funzionamento ad alta fedeltà. Valutiamo inoltre le conseguenze a livello di circuito mediante compilazione consapevole dell’hardware e pianificazione soggetta a vincoli di risorse. Per i circuiti a 36 qubit di trasformata quantistica di Fourier (QFT), QAOA-MaxCut e pairing casuale, il router riduce la mediana del numero di SWAP fino al $34\%$ e il numero di gate CZ nativi fino al $20\%$ rispetto a una griglia bidimensionale equivalente. Le riduzioni della profondità dei circuiti dipendono dal carico di lavoro: raggiungono il $20\%$ per QAOA-MaxCut, ma restano trascurabili per la QFT, nonostante il suo minor numero di gate. Questi risultati mostrano che la connettività potenziata e la parallelizzazione pianificabile offrono vantaggi complementari per gli algoritmi che richiedono molta connettività, affermando il router come una risorsa hardware visibile al compilatore e fornendo un percorso architetturale scalabile verso la realizzazione di processori quantistici superconduttori modulari ad alta connettività.