Valutazione delle prestazioni delle primitive di QEC su processori quantistici a larghezza e profondità elevate

Abstract degli autori

La correzione quantistica degli errori (QEC) si basa su estrazioni ripetute della parità, misurazioni a metà circuito (MCM), reset, feed-forward e pianificazione; queste primitive, tuttavia, vengono solitamente valutate isolatamente o attraverso esperimenti che richiedono molte risorse. Presentiamo un benchmark con pochi campioni di primitive rilevanti per la QEC, basato su un’implementazione con MCM dell’algoritmo di ottimizzazione quantistica approssimata (QAOA), con un insieme fisso di parametri lineari (LR-QAOA). Per un codice scelto, l’Hamiltoniana QAOA viene costruita a partire dalla sua struttura dei check, in modo che il circuito risultante imiti la connettività di estrazione del sindrome e lo schema MCM, producendo al contempo un segnale algoritmico diretto: il rapporto di approssimazione r. La profondità di LR-QAOA, definita dal numero di strati QAOA, svolge un ruolo analogo al numero di round ripetuti di estrazione del sindrome in un esperimento di QEC. Dalle esecuzioni su QPU, il decadimento di r con la profondità definisce un errore hardware effettivo, che mappiamo a un tasso di depolarizzazione equivalente a due qubit λeff. Confrontiamo implementazioni dirette e mediate da MCM su 10 QPU di IBM, IQM e Quantinuum, con circuiti che contengono fino a 2.950 operazioni MCM. Sulle QPU Helios-1 e H2-1 di Quantinuum eseguiamo benchmark LR-QAOA strutturati secondo il codice per Hamiltoniane di codice di superficie, codice colore triangolare e qLDPC bivariato-bicicletta, rispettivamente fino a 81, 91 e 48 qubit di dati, utilizzando fino a 480 operazioni MCM. Su IBM ibm_phoenix implementiamo la struttura del codice di superficie e confrontiamo la risposta LR-QAOA con esperimenti di memoria logica, osservando una correlazione tra il benchmark e le prestazioni logiche in diverse aree della QPU. La sua struttura e il suo basso fabbisogno di risorse ne fanno un benchmark pratico per confrontare generazioni hardware e implementazioni QEC prima di eseguire esperimenti completi di memoria logica.